基于AD9680射频采样技术的实现

基于AD9680射频采样技术的实现

陈钟,伍进进,宋慧,李俊杰

武汉滨湖电子有限责任公司 武汉 430205

摘要：射频采样使电路模拟器件减少、功耗降低、外形尺寸变小且采样带宽更高。将ADC靠近射频天线，能将更大幅度的模拟信号快速数字化，降低模拟链路引入的噪声，提升信噪比，有利于软件化雷达的实现。本文设计一种基于AD9680采样并在该芯片中数据预处理，通过JESD204B接口传输数据，在FPGA中实现信号处理的方法。

关键词：射频采样；AD9680；JESD204B；数字正交；FPGA

0 引言

目前雷达系统设计的趋势是数字化、软件化[1]、小型化及多功能化。特别在我国设置防空识别区以后，对雷达系统的要求不局限于对目标的探测，更要做到目标的精准分类识别，这就对雷达的信号处理系统提出了更高的要求。如何提高目标回波的信噪比，成为雷达目标分类识别的一项关键技术。射频采样由于靠近射频天线，减少采样模拟电路，降低系统噪声，能有效提高信噪比，在雷达ADC模块设计中应用愈发广泛。同时射频采样更高的工作频率和更大的带宽，也大大增加了数字链路的数据率，给后续数字信号处理器件提出了更高要求。选择合适的ADC芯片及数据传输协议，不但可以降低数据率，还能保持数据传输的稳定，减少误码率，而且可以降低数字信号处理的难度[2]。本文针对现代雷达高性能实时信号处理的需求，设计一套基于AD9680的射频采样系统。

1 AD9680射频采样系统主要技术

1.1 JESD204B通信协议

JESD204B数据发送/接收模块通常采用K码作为特殊字符。链路初始化过程中，发送端连续发送多组特殊字符序列，一般以K28.0开头K28.3结束，接收端在接收的串行数据流中搜索K码，一旦找到至少4组连续特殊字符序列，将发送与接收的并行字相匹配，完成码组同步（CGS)和多通道数据对齐。数据传输阶段将ADC采样的并行数据打包成数据帧，并进行8B/10B编码，根据自身需求确定是否采用数据加扰技术，输出串行数据流。数据接收阶段根据是否加入扰码操作，使用时钟和数据恢复（CDR）技术进行帧监控和解码处理，还原出有效数据[3]。

1.2 AD9680功能及配置

AD9680是ADI公司提供的一款最高采样速率达1 Gbps的14位双通道模数转换器(ADC)，AD9680的每个ADC通道都集成了四个宽带抽取滤波器、一个12位频率转换器(NCO)、一个JESD204B高速串行输出数据通路，这些模块都可通过串行端接口(SPI)进行灵活配置。同时该芯片通过SYSREF±和SYNCINB±输入引脚，支持多器件信号同步。

AD9680主要包含四组寄存器，功能如下：

①SPI寄存器：主要配置芯片软复位和上电；

②ADC功能寄存器：主要配置芯片工作电压、快速检测通道、SYSREF±触发条件、工作模式和数据抽取比；

③DDC功能寄存器：主要配置芯片NCO频率值、数据抽取率；

④数字输出和测试模式寄存器：主要配置芯片输出串行数据率、JESD204B链路、SYNCINB±触发条件、数据通道开关及增益、测试数据选择。

AD9680功能强大，使用灵活，根据需要通过外部SPI链路配置寄存器来完成射频采样[4]。

3 射频采样模块设计及实现

3.1 射频采样测试模块组成

图1 射频采样电路框架图

系统如图1所示，展示一组射频采样测试电路的设计，由输入采样信号、采样时钟、系统时钟以及AD板上的AD9680和FPGA构成。

采样时钟:由基频提供时钟，供AD9680做采样时钟；

系统时钟:由基频提供系统时钟，供FPGA工作接收AD9680数据；

采样信号: 测试时由信号源产生不同频点不同幅度的测试信号，用于计算不同条件下AD9680的性能参数和模拟雷达回波信号。

AD9680：射频采样芯片，在采样时钟驱动下完成对高频模拟信号的模数转换。

FPGA：FPGA为XILINX公司XC7K410T-2FFG900I[5]。该芯片的普通IO口通过SPI模式去配置AD9680。该芯片具有16个高速串行编码器，用于接收AD9680的高速采样数据。

3.2 AD9680配置

AD9680内有四组寄存器(合计700个寄存器),寻址空间如下：

①SPI寄存器(寄存器0x000至寄存器0x00D)；

②ADC功能寄存器(寄存器0x015至寄存器0x24C)；

③DDC功能寄存器(寄存器0x300至寄存器0x387)；

④数字输出和测试模式寄存器(寄存器0x550至寄存器0x5C5)。

对AD9680内部寄存器进行正确的配置，是使AD9680正常工作的关键。

图2  AD9680主要寄存器配置流程

在对AD9680进行配置时，按照如图2的流程，对部分主要寄存器进行配置。其中DDC参数的配置涉及寄存器最多。

AD9680内置4个数字下变频器（DDC0-DDC3），用于滤波抽取降低输出数据速率。该数字处理部分包括NCO、半带抽取滤波器、FIR滤波器、增益级和复数-实数转换级，各处理模块通过控制线路配置。

图3  AD9680内部DDC框图

AD9680配置内部DDC参数寄存器过程：

①使能AD9680内部DDC0模块和DDC1模块工作；

②配置DDC0模块和DDC1模块的NCO混频值。计算公式如下：

               (1)

是代表混频的12位二进制补码数值。

是AD9680采样频率(时钟速率)，单位为Hz。

是所需的载波频率，单位为Hz。

( )是求余函数。

round( )是四舍五入函数[6]。

③配置DDC0模块和DDC1模块内部做四倍抽取。即关闭HB4 FIR滤波器和HB3 FIR滤波器(DCM=BYPASS),HB2 FIR滤波器和HB1 FIR滤波器各做一次2倍滤波抽取(DCM=2)。

图4  AD9680串行接口时序图

当各寄存器参数设置正确后，按照图4的时序，由FPGA通过SPI模式配置AD9680，正常工作后完成射频采样。

3.5 射频采样信噪比分析

AD9680输入加负载，AD空采噪声。通过FPGA采样N=32768点并存储数据，将数据导入MATLAB后做32768点FFT绘制图5，X轴为频率（单位Hz），Y轴为幅度（单位dB）。

图5 噪声频谱

将幅度值通过MATLAB求平均，得到噪声均值为NOISE=52.6dB。

AD9680输入口接收输入频率为990MHz幅度为13.5dBm的信号。通过FPGA采样N=32768点并存储数据，将数据导入MATLAB后做32768点FFT绘制图6，X轴为频率（单位Hz），Y轴为幅度（单位dB）。

图6  采样信号频谱

将幅度值通过MATLAB计算，得到采样信号幅度值为Vs=167.7dB。

根据信噪比公式，信噪比SNR=Vs-NOISE-10*lg（N）=69.9dB。该信噪比满足芯片的正确设计和使用要求，方案实现了AD9680射频采样技术。

4 结束语

随着集成电路的发展，高速JESD204B串行通信及高速ADC射频采样已在新型雷达信号处理中得到广泛应用。本文设计了一种基于AD9680射频采样，JESD204B数据传输，FPGA进行SPI控制和数据接收的雷达信号处理分系统。该方案在硬件设计上既支持ADC芯片本身进行下变频、滤波抽取降低数据率，又可在FPGA内部进行同等工作。在雷达信号处理中，可根据需求进行灵活配置，通过增加ADC芯片及FPGA，扩展采样通道和信号处理能力。同时板卡具有体积小、功耗低、易维修的特点，具有很强的扩展性和广阔的工程应用前景。

参考文献

[1]许士杰.基于射频采样的多通道数据采集设计与实现[D].西安电子科技大学,2015.

[2]黄杰文,李杨,禹卫东.直接射频采样的L波段星载SAR数字接收机设计[J].中国科学院研究生院学报,2010,27(4):486-491.

[3]XILINX.JESD204v6.0[EB].http://www.xilinx.com,2022-8-5.

[4]ANALOG DEVICES.AD9680_cn[EB].http://www.analog.com,2022-9-22.

[5]徐文波,田耕.XILINX FPGA开发实用教程(第二版)[M].北京：清华大学出版社,2012.

[6]吴丽娟.射频直接带通采样软件无线电接收机的研究[D].四川大学,2005.