简介:IBM已将铜柱栅阵列(CuCGA)互连用作为陶瓷柱栅阵列(CCGA)上锡铅焊料柱的无铅替代品(见图1)。像CCGA一样,CuCGA提供一种高可靠性封装解决方案,可以使用具有优良的电性能和热性能的陶瓷芯片载体。取消铅在微电子封装中的应用的行动增加了大尺寸、高I/O封装的制造复杂性。与新型封装互连结构的开发一致的可制造卡组装和返工工艺的开发对于技术的可接收性是至关重要的。设计的铜柱栅阵列(CuCGA)互连可满足可制造性、可靠性和电性能等多方面的要求。可制造性的结构优化重点是在制造处理过程中保证柱的牢固性和具有便捷的卡组装工艺。最终卡上的焊点对于互连的可靠性是至关重要的。互连的几何形状还影响到电性能【1】。评估这些有竞争性因素决定着最后的柱设计【2】。本文重点讨论了CuCGA卡组装和返工工艺的开发和可靠性评估。工艺开发的目的是将成功的SMT组装工艺用于CCGA,以便开发出标准的无铅SMT工艺。将CuCGA组装工艺成功地集成于锡银一铜(SnAgCu,或者SAC)卡组装工艺的开发中,这对于贴装、再流和返修领域都将是一个挑战。本文将讨论通过可靠性评估说明这些工艺的优化和成功结果的实例。
简介:近年来,采用各种不同沟槽栅结构使低压MOSFET功率开关的性能迅速提高。本文分上、下两篇综述了这方面的新发展。上篇重点阐述了降低漏源通态电阻RDS(on)?B7矫娴募际醴⒄梗幌缕氐悴隽私档陀胖礔oM方面的技术发展。
简介:在亚微米工艺中,多晶栅TiSi工艺是降低接触电阻的常用方法。但是TiSi的生长与衬底的掺杂浓度相关,对多晶栅的掺杂剂量有很高的要求。由于光刻工艺中存在的套刻偏差,使得后续源漏注入剂量会在多晶栅上有所偏差,影响了后续TiSi在多晶栅上的生长。文章采用多晶栅上生长一层LPCVDSiN作为掩蔽层的方法,避免了由于光刻套刻偏差引入的注入剂量偏差,改善了后续多晶栅上TiSi的生长。通过对As注入和P注入在不同SiN厚度掩蔽层下穿透率的研究发现40nm左右基本可以阻挡95%的N+S/DAs注入剂量而保留80%的多晶栅P注入剂量。该种掩蔽层方法有很多优点:源漏注入的条件不用更改;多晶栅注入的可调节剂量范围大大增加,可以更好地保持重掺杂多晶栅特性。
简介:提出了一种积累型槽栅超势垒二极管,该二极管采用N型积累型MOSFET,通过MOSFET的体效应作用降低二极管势垒。当外加很小的正向电压时,在N+区下方以及栅氧化层和N-区界面处形成电子积累的薄层,形成电子电流,进一步降低二极管正向压降;随着外加电压增大,P+区、N-外延区和N+衬底构成的PIN二极管开启,提供大电流。反向阻断时,MOSFET截止,PN结快速耗尽,利用反偏PN结来承担反向耐压。N型积累型MOSFET沟道长度由N+区和N外延区间的N-区长度决定。仿真结果表明,在相同外延层厚度和浓度下,该结构器件的开启电压约为0.23V,远低于普通PIN二极管的开启电压,较肖特基二极管的开启电压降低约30%,泄漏电流比肖特基二极管小近50倍。
简介:近年来,采用各种不同沟槽栅结构使低压MOSFET功率开关的性能迅速提高。本文分上、下两篇综述了这方面的新发展。上篇重点阐述了降低漏源通态电阻RDS(on)?B7矫娴募际醴⒄梗幌缕氐悴隽私档陀胖礔oM方面的技术发展。