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THE DESIGN OF AN ALL-DIGITAL PHASE-LOCKED LOOP WITH LOW JITTER BASED ON ISF ANALYSIS

作者： Deng Xiaoying Yang Jun Shi Longxing Chen Xin
学科：电子电信 > 物理电子学
创建时间：2008-05-15
出处：《电子科学学刊：英文版》 2008年第5期

简介：AlowjitterAll-DigitalPhase-LockedLoop(ADPLL)usedasaclockgeneratorisdesigned.TheDigital-ControlledOscillator(DCO)forthisADPLLisaseven-stageringoscillatorwiththedelayofeachstagechangeable.BasedontheImpulseSensitivityFunction(ISF)analysis,aneffectivewayisproposedtoreducetheADPLL'sjitterbythecarefuldesignofthesizesoftheinvertersusedintheDCOwithasimplearchitectureotherthanacomplexone.TheADPLLisimplementedina0.18μmCMOSprocesswith1.8Vsupplyvoltage,occupies0.046mm2ofon-chiparea.Accordingtothemeasuredresults,theADPLLcanoperatefrom108MHzto304MHz,andthepeak-to-peakjitteris139pswhentheDCO'soutputfrequencyis188MHz.
标签：全数字锁相环数字控制振荡器脉冲灵敏度函数热噪声速度偏差

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